Selon la loi de Moore, la densité des transistors dans un circuit intégré double environ tous les deux ans. Cette loi empirique a permis, durant des décennies, de fabriquer des appareils électroniques moins chers, plus rapides, plus petits et plus efficaces.

Alors que ce rythme de miniaturisation ralentit et que les coûts de fabrication explosent (la prochaine génération d’équipement lithographique coûtera plus de 700 millions de dollars, près de quatre fois plus que la génération actuelle), l’industrie des semiconducteurs emprunte désormais la voie de la verticalité. En effet, certaines puces sont maintenant fabriquées avec plusieurs strates de silicium afin de pouvoir maintenir la croissance du nombre de transistors tout en gardant la même surface «au sol».

Cependant, la fabrication de circuits intégrés en 3D pose de nombreux nouveaux défis, l’un d’entre eux étant la capacité à réaliser des connexions électriques (bonding) verticales pour relier les couches semi-conductrices entre elles. L’industrie s’oriente donc vers une technologie appelée «hybrid bonding», qui consiste à empiler un disque entier de silicium (ou juste un «die», un morceau de silicium) directement sur un autre. Entre ces deux plaques se trouve une fine couche isolante (diélectrique) parsemée d’un motif très dense de pastilles de cuivre. Ces dernières assurent la connexion électrique verticale de l’ensemble du «sandwich» de silicium avec des performances proches des puces monolithiques en termes de consommation électrique, de bande passante et d’intégrité des signaux.

Les connexions hybrides, considérées par certains experts comme l’innovation la plus significative dans la fabrication des semi-conducteurs depuis la lithographie par ultraviolets extrêmes, imposent des exigences très strictes au niveau des disques de silicium : une surface parfaitement lisse, propre et plane, ainsi qu’une grande précision d’alignement entre les disques afin de réaliser, sans défaut, les milliers de connexions microscopiques. Toutes ces contraintes rendent la connexion hybride extrêmement sensible aux poussières et nécessitent donc l’environnement stérile des salles blanches utilisées dans les processus «front-end», c’est-à-dire la partie la plus critique et la plus délicate de fabrication d’une puce.

Cette technologie nécessite donc d’avoir accès à des usines de pointe, raison pour laquelle la majorité des puces 3D à connexion hybride sont actuellement majoritairement produite par «l’élite» de l’industrie tels que TSMC, Intel, Samsung, SK Hynix ou encore Micron.

Comme le processus de connexion hybride nécessite des outils et des équipements spécifiques, une stratégie «pelles et pioches» nous apparaît comme la meilleure façon d’investir dans cette technologie incontournable.

Comme nous l’avons mentionné, les disques doivent être parfaitement plats afin que les minuscules pastilles de cuivre puissent se «toucher» de part et d’autre des deux couches de silicium. Cette étape de polissage de très haute précision est réalisée par des machines effectuant une planarisation chimico-mécanique (CMP). Les pastilles de connexion elles-mêmes sont créées par électrodéposition de cuivre, tandis que la découpe des plaquettes de silicium dans le disque doit être réalisée à l’aide de machines à plasma afin de maintenir les poussières issues de cette découpe proche de zéro.

Plusieurs entreprises (certaines privées et d’autres cotées en bourse) basées en Europe, aux Etats-Unis, en Corée, à Taiwan et au Japon sont impliquées dans les différentes étapes du processus de connexion hybride. Ces acteurs vendent les machines de connexion, des outils d’encapsulation avancés, des équipements d’inspection et de métrologie, ainsi que des solutions de CMP et de dépôt diélectrique.

La connexion hybride est encore un procédé coûteux utilisé exclusivement pour les puces haut de gamme. Cette situation pourrait changer dans les années à venir, car des acteurs chinois très prometteurs font leur entrée dans ce domaine. Certains d’entre eux (qui sont d’ailleurs cotés en bourse) ont déjà été en mesure de produire des puces mémoire de type HBM avec des techniques d’encapsulation 3D et de connexion hybride. Cela permettra sans aucun doute de réduire les coûts au point que des puces grand public pourront également bénéficier de cette technologie de fabrication de pointe. Des rumeurs circulent d’ailleurs déjà sur le fait qu’Apple envisage d’utiliser la technologie SoIC de TSMC pour les puces qui équiperont ses appareils en 2025.

La demande d’équipements d’encapsulation avancés restera donc à des niveaux très élevés dans les années à venir, car l’IA pousse l’innovation dans l’industrie des semi-conducteurs vers de nouvelles limites. Il est important de souligner que ces technologies s’appuient sur un riche écosystème de fournisseurs (principalement basés en Asie), offrant ainsi de nombreuses opportunités d’investissement.

En outre, l’émergence des chiplets – dans lesquels des plaquettes de silicium hétérogènes sont encapsulées ensemble - représente un autre moteur de croissance séculaire pour soutenir cette course qui vient seulement de commencer et qui aboutira à des puces contenant plus de 1'000 milliards de transistors d’ici la fin de la décennie.